Mặc dù nhiều lần "chế nhạo" chiến lược tích hợp 4 lõi chip trên một CPU của đối thủ AMD, nhưng chính Intel lại đi theo hướng phát triển này - tích hợp 6 lõi trên một con chip.
Kế hoạch về con chip máy chủ mang tên Dunnington của Intel vừa được Sun tiết lộ. Theo đó, Dunnington sẽ có 6 lõi và hoàn toàn độc lập với nhau. Trước đây, Intel từng nói lấp lửng rằng con chip này có thể được tích hợp 4 lõi hoặc nhiều hơn.

Một số nguồn tin quen thuộc với thiết kế Dunnington xác nhận rằng thông tin trên là chính xác, và rằng chip sẽ có tất cả 6 lõi riêng biệt. Sun cũng tiết lộ rằng Intel sẽ ra mắt thế hệ chip Nehalem với bộ điều khiển nhớ tích hợp và liên kết nối điểm-điểm giữa các lõi vào cuối năm nay. Kiểu thiết kế này được cho là vay mượn từ sản phẩm chip Opteron của đối thủ AMD.

Phát ngôn viên Intel, Nick Knupffer, đã từ chối bình luận về Dunnington, và chỉ nói rằng Nehalem đang trong lộ trình phát triển.

Dunnington sẽ là thiết kế nguyên khối đầu tiên của Intel kể từ khi ra mắt dòng Core 2 Duo năm 2006. 6 lõi chip mang họ Penryn của Dunnington đều được sản xuất trên dây chuyền công nghệ 45-nm. Mỗi cặp lõi Penryn chia sẻ 3MB cache L2, và mỗi lõi đều có thể truy xuất 16MB cache L3. Dung lượng cache khá lớn này sẽ giúp lưu trữ những tập lệnh thường xuyên được sử dụng, và giúp tránh hiện tượng thắt cổ chai FSB đối với bộ nhớ chính.

Intel đã chọn việc xây dựng chip 4 lõi trên cơ sở tích hợp hai con chip lõi kép trên một bảng mạch đặc biệt. Hướng tiếp cận này không được các nhà thiết kế chip hoan nghêng nhưng lại giúp Intel có được sản phẩm chip lõi tứ nhanh hơn trong khi AMD phải vật lộn suốt một năm mới có được Barcelona, chip lõi tứ đầu tiên với kiểu thiết kế 4 lõi riêng trên một gói.

Dunnington sẽ ra mắt trước thế hệ chip Nehalem (cần nhiều thời gian để thiết kế hơn). Intel cũng sẽ có khá nhiều lựa chọn đối với chip Nehalem, bao gồm các phiên bản một lõi, 2 lõi, 4 lõi và 8 lõi.

Đặc tả kỹ thuật sơ bộ của Dunnington:
- BXL 6 lõi dành cho các hệ thống mở rộng
- Kiến trúc Intel Core Micro (Penryn)
- Công nghệ xử lý 45-nm
- Mỗi cặp lõi chia sẻ 3MB cache L2
- Cache chia sẻ L3 lớn (16MB)
- Liên kết nối tốc độ cao 1066 MT/s
- Địa chỉ vật lý 40-bit
- Hỗ trợ tập lệnh SSE4 mới
Nền tảng:
- Hỗ trợ bởi chipset Clarksboro (Caneland)
- Chân cắm tương thích với Tigerton
- Ra mắt nửa cuối năm 2008